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AD1928
DIGITAL FILTERS
Rev. 0 | Page 6 of 32
Table 6.
Parameter
ADC DECIMATION FILTER
Pass Band
Pass-Band Ripple
Transition Band
Stop Band
Stop-Band Attenuation
Group Delay
DAC INTERPOLATION FILTER
Pass Band
Pass-Band Ripple
Transition Band
Stop Band
Stop-Band Attenuation
Group Delay
Mode
All modes, typ @ 48 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
48 kHz mode, typ @ 48 kHz
96 kHz mode, typ @ 96 kHz
192 kHz mode, typ @ 192 kHz
Factor
0.4375 f
S
0.5 f
S
0.5625 f
S
22.9844/f
S
0.4535 f
S
0.3646 f
S
0.3646 f
S
0.5 f
S
0.5 f
S
0.5 f
S
0.5465 f
S
0.6354 f
S
0.6354 f
S
25/f
S
11/f
S
8/f
S
Min
79
35
70
70
70
Typ
21
±0.015
24
27
479
22
70
24
48
96
26
61
122
521
115
42
Max
±0.01
±0.05
±0.1
Unit
kHz
dB
kHz
kHz
dB
μs
kHz
kHz
kHz
dB
dB
dB
kHz
kHz
kHz
kHz
kHz
kHz
dB
dB
dB
μs
μs
μs
TIMING SPECIFICATIONS
40°C < T
A
< +130°C, DVDD = 3.3 V ± 10%.
Table 7.
Parameter
INPUT MASTER CLOCK (MCLK) AND
RESET
t
MH
Condition
Comments
Min
Max
Unit
MCLK duty cycle
DAC/ADC clock source = PLL clock @ 256 f
S
,
384 f
S
, 512 f
S
, and 768 f
S
DAC/ADC clock source = direct MCLK @ 512 f
S
(bypass on-chip PLL)
PLL mode, 256 f
S
reference
Direct 512 f
S
mode
Reset to active output
40
60
%
40
60
%
f
MCLK
t
PDR
t
PDRR
MCLK frequency
RST low
RST recovery
MCLK and LR
clock input
MCLKO/XO pin
6.9
15
4096
13.8
27.6
10
MHz
MHz
ns
t
MCLK
ms
PLL
Lock Time
256 f
S
VCO Clock Output Duty Cycle
40
60
%
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